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vhdl與verilog的區別為：用途不同、編程層次不同。vhdl主要用于描述數字系統的結構、行為、功能和接口。verilog以文本形式來描述數字系統硬件，可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。
VHDL內容介紹
VHDL就是VHSIC Hardware Description Language的縮寫，VHDL就是非常高速積體電路的硬體描述語言。這是一項原由美國國防部 ( DoD, Department of Defense) 所支持的研究計畫。為了將電子電路的設計意涵以文件方式保存下來，以便其它人能輕易地了解電路的設計意義。這就是VHDL的由來。
1996年，IEEE將電路合成的程式標準與規格加入至VHDL電路設計語言中，稱之為IEEE1076.3標準。
VHDL電路設計語言的規范目的，在于要提供一個高階而且快電路設計工具，它涵蓋電路描述(Description)電路合成與電路模擬(Simulation)等三個電路設計工作。
就像一些常用的程式設計語言(例如C、Pascal等高階語言)用來描述計算數學函數或處理資料程序。程式的執行就是資料數值的計算。同樣地，VHDL是一種描述數位系統，而VHDL程式的執行就是數位系統的電路模擬與電路合成。
verilog的用途的是什么
Verilog HDL就是在用途最廣泛的C語言的基礎上發展起來的一種硬件描述語言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首創的，最初只設計了一個仿真與驗證工具，之后又陸續開發了相關的故障模擬與時序分析工具。
Verilog HDL的最大特點就是易學易用，如果有C語言的編程經驗，可以在一個較短的時間內很快的學習和掌握，因而可以把Verilog HDL內容安排在與ASIC設計等相關課程內部進行講授;
由于HDL語言本身是專門面向硬件與系統設計的，這樣的安排可以使學習者同時獲得設計實際電路的經驗。與之相比，VHDL的學習要困難一些。但Verilog HDL較自由的語法，也容易造成初學者犯一些錯誤，這一點要注意。
